AIが単独で、完全なCPUコアを自律設計した。必要な入力は219語の設計仕様書のみ。完成まで12時間。
この記事でわかること：
- AIスタートアップVerkor.ioの自律チップ設計システム「Design Conductor」の仕組み
- 生成されたRISC-V CPUコア「VerCore」の性能と現在の制約
- AIチップ設計が人間のエンジニアに与える影響
チップ設計の自動化に新たな節目
AIによるチップ設計の歩みは段階的に進んできた。2020年にGPT-2が論理回路の断片を生成し、2023年にはGPT-4が8ビットプロセッサの設計を補助した。2024年になると、サイコロの目を出す程度の機能を持つチップをLLMが設計できるようになった。ただしこれらはいずれも部分的な設計であり、CPUコア全体を自律的に完成させたものはなかった。
2025年12月、Verkor.ioが初めてその壁を越えた。219語の設計仕様書を入力として、RISC-V対応のCPUコアを完全自律で設計したのだ。
AIハーネス「Design Conductor」の仕組み
Design Conductorは、Verkor.ioが開発した「LLMハーネス」だ。ハーネスとはAIエージェントを構造化されたステップで前進させるソフトウェアで、Design ConductorのステップはCPU設計チームが実際に踏む工程を模している。
流れはこうだ。まず設計仕様書を解析し、CPU内のデータフローを記述したRTL（Register-Transfer Level）ファイルを生成・デバッグする。次に電源供給、信号タイミング、レイアウトといったサブタスクを繰り返し処理し、最終的にEDA（電子設計自動化）ソフトウェアで読み込めるGDSIIファイルを出力する。レイアウトなど一部のタスクでは外部ツールを呼び出す。
Design Conductorはモデルそのものではない。内部のLLMは入れ替え可能で、ハーネスの仕組みが自律設計を可能にしている。最初のプロンプト以降は、ユーザーの介入なしに完結する。
SynopsysやCadenceといった大手EDAベンダーもAIエージェントツールを持つが、これらは特定のタスクを補助するものだ。仕様書の入力から設計完了まで完全自律で動くDesign Conductorは、異なるアプローチを採っている。
VerCoreの性能
Design Conductorが12時間で生成したCPU「VerCore」の主要スペックは次の通り。
- クロック速度：1.48 GHz（学術用7nm PDK「ASAP7」上）
- CoreMarkスコア：3,261
- アーキテクチャ：5ステージパイプライン・インオーダー・シングルイシュー
- 動作OS：uCLinux（シミュレーション上）
CoreMark スコアから換算すると、2011年製のIntel Celeron SU2300相当の性能だ。最新CPUとは比較にならないが、AIエージェントが完全なCPUコアを自律設計した最初の事例として意味を持つ。
設計中、エージェントは独自にBooth-Wallace乗算器（2.57 GHz動作）を実装し、1サイクルと2サイクルのブランチペナルティを両方試した上で1サイクル版を選択した。仕様書にない最適化判断をエージェント自ら行ったことになる。
現時点での限界
VerCoreは現時点で物理チップとして製造されていない。検証はRISC-Vリファレンスシミュレータ「Spike」と、学術用設計キット「ASAP7」上で行われたものだ。ASAP7は7nmを模した環境であり、量産ラインとは異なる。
エージェントが「ウサギの穴」に迷い込む問題も報告されている。タイミングエラーの修正時、エージェントは根本原因を突き止めず、広範囲の変更を繰り返した末にようやく解決した。VP of EngineeringのDavid Chinは「経験を計算リソースで代替している」と表現する。設計が複雑になるほど計算コストが非線形に増大するという課題も残っており、より複雑なチップへのスケールアップは容易ではない。
エンジニアへの影響
「1人でこなせるレベルにはまだない。専門知識を持つ5〜10人のチームがあれば、量産対応の設計まで進められる」と創業エンジニアのRavi Krishnaは述べる。AIがエンジニアを代替するというより、少人数チームでも大規模なチップ設計に挑めるようにする存在として機能しそうだ。
Verkor.ioは2026年4月末にVerCoreの設計ファイルを公開予定で、EDAの主要カンファレンス「DAC」ではFPGA実装のデモも行う予定だ。「今できないことも、半年後にはできる」——そのRavi Krishnaの言葉は、AIチップ設計の加速度を端的に表している。